Buck电路EMI难搞？从物理本质到PCB布局的SWIFT实战解析

1. 为什么 Buck 的 EMI 这么难搞搞过电源设计的人应该都有体会Buck 降压电路的原理看起来简单到可以用一句话讲完——开关管先导通储能、再关断续流配合 LC 滤波把方波变成直流——但一到 EMC 测试实验室三米法暗室一进去频谱仪一开噪声超标条条耸立的时候你就会明白原理简单和做得好之间隔着一条巨大的鸿沟。TI 的 SWIFT 系列 DC/DC Buck 转换器卖点就是“在源头上把 EMI 压下去”。我最早接触 SWIFT 还是做工业控制板卡的时候板上同时有 ARM 主控、FPGA、DDR、几个传感器变送器电源轨从 24V 进来要分出 5V、3.3V、1.8V、1.0V 好几路每一路都是 Buck。最开始我用的是最普通的异步 Buck 加续流二极管板子功能一切正常但送去过 EMC 预测试时辐射骚扰在 50MHz 到 200MHz 波段高出一片峰值最大超了 10 多个 dB根本没法看。那次的教训让我彻底想明白一个事实Buck 的 EMI 问题不是“滤波电路加一加”就能解决的它和你选的拓扑、二极管还是 MOSFET、栅极驱动强度、开关频率、PCB 布局、电感选型、输入输出电容的位置全都有关系。SWIFT 系列给我的感觉就是它把这些东西从芯片设计的层面就替你考虑了很大一部分尤其适合那些不想在设计后期再围着 EMI 折腾的工程师。这篇文章我不会写成 SWIFT 的数据手册翻译。我会把 Buck 产生 EMI 的机制讲清楚把 SWIFT 这类集成转换器在芯片内部到底做了哪些事情来降低 EMI 讲明白再把原理图设计和 PCB 布局里那些真正影响测试结果的细节全部拆开讲。适合正在做电源设计、或者正在被 EMC 测试折磨的硬件工程师、PCB 工程师看也适合刚入行想搞懂 Buck 电路为什么“看着简单、做好难”的初学者。2. Buck 产生 EMI 的物理本质2.1 三个根本源头dI/dt、dV/dt 和环路面积先把这个概念立住电磁干扰要传播必须有源头、路径和受体。Buck 电路里源头就是开关节点上那个不断翻转的方波信号。而决定这个方波产生多大干扰的物理参数无非三个——电流随时间的变化率 dI/dt、电压随时间的变化率 dV/dt以及电流回路的环面积。先说 dI/dt。Buck 的拓扑决定了输入侧一定存在一个脉冲电流。上管导通时输入电源通过高边 MOSFET 给电感充电同时给负载供电上管关断时输入侧电流瞬间跌落到零电流路径切换到续流路径。这个“瞬间跌落”的电流如果开关时间为 10ns那 dI/dt 就非常可观。这个脉冲电流流经输入电容的寄生电感、PCB 走线电感时就会产生电压尖峰同时向外辐射磁场。再看 dV/dt。开关节点 SW 上的电压在输入电压 VIN 和地之间不断切换如果输入 24V开关时间 5ns那就是接近 5V/ns 的电压变化率。这个高频变化的电压节点就是一个天线电场辐射从这里出来。SW 节点的电压变化还会通过米勒电容耦合到栅极驱动电路造成控制信号抖动的风险这个属于次级效应。环面积则是很多人会忽略的。电流要流动就一定要构成回路而回路就是一个环形天线。输入脉冲电流的回路面积越大辐射效率越高。理想的环路是零面积物理上做不到但把你输入电容和芯片的摆放从“随便放”改成“紧贴 VIN 和 GND 引脚”环路面积可以从好几平方厘米压缩到几个平方毫米辐射能量差别可达一个数量级。2.2 传导干扰和辐射干扰的频段差异EMI 测试分了两个大类传导发射CE和辐射发射RE。传导发射测的是通过电源线、信号线传导出去的干扰频段通常从 150kHz 测到 30MHz辐射发射测的是通过空间辐射出去的电磁波频段通常从 30MHz 测到 1GHz。传导干扰里又分了差模和共模。差模干扰走的是信号线与地之间的来回路径和负载电流直接相关共模干扰是两条线相对于参考地比如大地的电位波动产生的和寄生电容、地平面噪声关系更大。在 Buck 电路里输入侧脉冲电流主要产生差模传导干扰SW 节点的高 dV/dt 则通过散热焊盘、电感寄生电容等路径耦合产生共模传导干扰这两者的滤波手段完全不同。差模干扰用 X 电容加差模电感共模干扰用 Y 电容加共模电感顺序和参数都有讲究。SWIFT 这类集成转换器在降低 EMI 上最核心的思路是把一个 Buck 系统里所有会决定 dI/dt、dV/dt 和环路面积的关键器件——功率 MOSFET、栅极驱动器、死区时间控制、环路补偿电路——全部集成到芯片内部。外部设计师能影响的变量就被压缩到输入输出电容、电感、PCB 布局这几个关键点上出错的概率直线下降。3. SWIFT 系列如何从芯片内部压 EMI3.1 集成 MOSFET 真正消灭了“封装振铃”对比一下分立方案你就能理解为什么集成方案对 EMI 更友好。自己用控制器加外部功率 MOSFET 搭 BuckPCB 上至少要多出栅极驱动走线、外部 MOSFET 的封装引脚、源极和漏极的焊接焊盘这些全部是寄生电感和电容的来源。高频开关瞬间外部 MOSFET 的栅极回路和功率回路会形成振铃频率通常在 100MHz 以上直接导致高频传导和辐射超标而且很难通过无源滤波压下去因为振铃是源头本身产生的。SWIFT 把高低侧 MOSFET 集成到芯片内部功率回路被压缩到封装内部外部走线引入的寄生参数大大减少。我自己做过对比同样 5V 输出 3A 的规格用分立方案做出来的板子即使外部加了很大吸收电路SW 节点振铃的幅度还是比 SWIFT 集成方案大一倍以上振铃频率也更高。集成方案不是没有振铃但能量小了一个量级后级滤波器处理起来就轻松多了。同步整流是另一个关键点。老一点的异步 Buck 用肖特基二极管续流二极管的反向恢复需要时间即使肖特基相对快它两端电压翻转时依然存在一个陡峭的爬升过程。同步整流把二极管换成低边 MOSFET通过精确控制死区时间让高低管交替导通续流路径的压降由 MOSFET 导通电阻决定电压翻转沿也更容易被控制。SWIFT 系列基本都是同步整流架构这本身就是降低 EMI 的重要基础。3.2 开关频率与展频调制打散噪声能量固定频率的开关模式最令人头疼的问题是开关频率及其高次谐波能量集中在非常窄的频点上在测试曲线上一根一根的尖峰特别扎眼。对付这类窄带噪声单纯靠滤波要把尖峰压到限值以下滤波器阶数要非常高成本代价很大。SWIFT 这类产品里常见的方法是展频调制Spread Spectrum Frequency ModulationSSFM也有些资料叫频率抖动 Frequency Dithering。原理很简单让开关频率在一定范围内周期性地变化比如以 ±5% 的百分比围绕中心频率抖动。打个比方固定频率就像全班同学在同一个时间喊同一句话声音集中传到你的耳朵里效果特别响展频就是让每个人说话的节奏错开总能量没变但每一个瞬间传到耳朵里的音量就小多了。展频的效果在传导测试中非常直观。我见过一个实测案例开关频率 500kHz固定频率模式下 500kHz、1MHz、1.5MHz 这些谐波点上的噪声峰值大约 60dBμV限值是 56dBμV明显超标。开启动态展频之后同样的测试条件峰值降到了 51dBμV 左右直接通过了限值。这个思路的代价是如果你是非常在意开关频率精度的应用比如用它给 ADC 做时钟源的场景展频会增加参考时钟的抖动需要评估系统是否容忍。3.3 栅极驱动斜率控制人为“放慢”开关边沿集成 MOSFET 之后芯片设计者有机会控制栅极充放电电流的大小从而控制开关的上升沿和下降沿时间。这个特性的意义很大。如果你把开关边沿做得很陡比如上升时间只有 2ns那 dV/dt 极大高频分量丰富EMI 测试的高频段特别是 100MHz 以上会很难看。如果人为把边沿放慢到 5ns 甚至 10ns高频能量显著下降代价是开关损耗增大、效率下降。SWIFT 系列中有很多型号提供了外部引脚或寄存器方式去调节栅极驱动强度或者说是调节开关上升下降时间。实际使用上我的建议是优先保持默认的驱动强度只有在高频段 EMI 超标且通过布局调整无法解决时才尝试降低驱动强度。每降低一档驱动强度你观察到的开关节点上升沿变缓一些30MHz 以上的辐射噪声通常有 3-5dB 的改善空间但效率可能下降 0.2% 到 0.5%。对于绝大多数板级电源这个效率损失是可以接受的但换来的 EMI 余量是实打实的。3.4 带散热焊盘的封装设计里藏着的射频设计学问SWIFT 系列封装上还有个容易被忽视的设计——散热焊盘thermal pad通常和芯片内部的地连接在 PCB 布局中需要打过孔连接到完整的地平面。这个焊盘的电气作用远不止散热。它在芯片底部提供了一个大面积的低阻抗接地路径为高速开关电流提供了一个紧致的回流通路等效于把整个功率环路的面积缩小到了接近封装尺寸。实际绘制封装时散热焊盘下的过孔不是随便打的。孔径和间距要综合热阻和电气性能来考量。过孔太多、孔径太大会造成地平面被割裂反而破坏参考平面连续性过孔太少热阻太大芯片温度过高。通常一个 3mm x 3mm 左右的散热焊盘布局 9 到 16 个 0.3mm 孔径的过孔是比较折中的方案。过孔位置尽量均匀分布不要集中在一个角落这样热扩散和电流回流都比较均匀。4. 原理图设计里真正影响 EMI 的细节4.1 输入电容的选型与摆放位置很多工程师做 Buck 设计时重点关注输出电感电容输入电容常常随手选一个 10μF 陶瓷电容。输入电容对 EMI 的影响可能比输出电容大得多因为它直接参与高 dI/dt 脉冲电流的回流路径。输入电容选择的第一个原则是 ESL等效串联电感要尽量小。同样容值下0402 封装的 ESL 要比 0805 封装的小不少X7R 介质比 X5R 介质在高频下损耗更低、更稳定C0G 介质的高频特性最好但容值做不大。输入侧通常用一个大容值的陶瓷电容负责稳定电压再并联一个小容值的高频去耦电容负责吸收高频尖峰。大电容选 10μF 左右小电容选 0.1μF 或 0.01μF放在尽可能靠近 VIN 引脚和 GND 引脚的位置。这个摆放到底要多近经验值是铜皮走线长度不超过 2mm或者说电容本体到芯片引脚的焊盘边缘尽量控制在 1mm 以内。如果空间实在紧张至少保证输入电容的 GND 焊盘和芯片的 GND 焊盘之间有完整的地铜皮直连而不是绕一圈走线。4.2 输出电感的磁场泄漏和屏蔽电感是 Buck 电路中体积最大的磁性元件也是最容易产生磁场泄漏的元件。普通绕线电感外露的磁路会产生很大的漏磁漏磁切割周围走线或者外壳就会感应出共模电压进而形成辐射。SWIFT 的参考设计中推荐的电感大多是屏蔽式电感比如半屏蔽或全屏蔽功率电感。全屏蔽电感把绕组完全包裹在磁屏蔽材料里漏磁显著小于半屏蔽电感。如果应用对 EMI 有严格要求不要在这上面省钱。半屏蔽电感便宜但漏磁在暗室测试中可能给你带来意想不到的“惊喜”。我踩过一次坑用半屏蔽电感做 3A 的 Buck测试时在 300MHz 附近出现了一个无法解释的辐射尖峰后来用一个铜箔胶带贴在电感上方做实验尖峰降了 6dB才确认是漏磁辐射。换上同规格全屏蔽电感之后问题彻底消失。电感选值也很关键。电感值越小纹波电流越大输出纹波电压越差但动态响应越快SW 节点的 dI/dt 也越大。电感值越大纹波电流越小但电感体积变大、DCR 增大效率有影响。SWIFT 数据手册里通常给了一个电感推荐范围按纹波系数 0.2 到 0.4 计算。假设输出 5V、负载 3A、输入 12V、开关频率 500kHz纹波系数取 0.3那纹波电流峰峰值为 0.9A需要的电感量约为 (12-5)5/(500kHz0.9A*12)算出来约 6.5μH取标准值 6.8μH靠近推荐范围的中值。4.3 补偿网络和开关频率选型对 EMI 的间接影响峰值电流模式或电压模式 Buck 的补偿网络决定了环路带宽和相位裕度。环路带宽越高系统对负载瞬态的响应越快但也会让噪声更容易通过环路放大并反射到输入端。SWIFT 系列的很多型号是内部补偿的省去了外部补偿元件的调试对 EMI 来说反而是好事——环路的带宽和相位裕度经过出厂测试避免了你自行调节时补偿网络造成的高频增益问题。开关频率的选型对 EMI 的影响则是一把双刃剑。开关频率高电感电容可以缩小系统体积小但基波频率越高往往意味着高次谐波更容易进入辐射发射的测试频段尤其是 30MHz 到 300MHz 这个范围。开关频率在 1MHz 以上的方案第 30 次谐波就到了 30MHz这是一个很难处理的频率边界。如果你的系统对效率要求高于对体积的要求在 EMI 敏感的应用里选择 300kHz 到 500kHz 左右的开关频率通常更容易过测试。SWIFT 系列通过外部电阻或者 FPGA/引脚方式可以设置开关频率在设计初期就值得认真选一遍不要随便套默认值。5. PCB 布局实战从画板到过 EMC 的关键路径5.1 功率回路最小化和热回路最小化功率回路最小化是必须做到位的第一步。Buck 电路的功率回路可以拆成两个状态来看上管导通时电流从输入电容正端 → 上管 → 电感 → 负载 → 地 → 输入电容负端上管关断时电流从电感 → 负载 → 地 → 下管 → 电感。这两个回路的高频核心区域就是芯片引脚、输入电容、输出电容围成的区域。这一圈铜皮应该尽量短粗直保持完整覆盖。你可以做一个简单的判断把原理图中输入电容的位置在 PCB 上找出来再把芯片 VIN 引脚和 GND 引脚位置找出来这两个器件之间的铜皮宽度是否足够宽、路径是否足够短如果答案是不确定优先改这里其他地方的调整都排在后面。这个回路的铜皮大小直接决定了输入脉冲电流的环路面积是辐射发射指标的决定性因素之一。热回路是另一个容易被忽略但影响长期可靠性的点。芯片底部散热焊盘到过孔、到地平面的热阻如果太大芯片内部结温升高后功率 MOSFET 的导通电阻随之增大效率下降热噪声和器件应力都会上升。通流和散热要同时考虑不要只盯着电气性能。5.2 地平面完整性和过孔回流路径多层板设计中第二层通常是完整地平面这个平面的完整性直接决定了回流电流能否走得干净。高速开关电流的回流会主动寻找阻抗最低的路径如果地平面被长槽或者密集过孔切割回流会被迫绕行形成大的回路面积和共模电压。以 SWIFT 这类 QFN 封装为例芯片底部散热焊盘的地要通过过孔回到第二层地平面这些过孔的位置也就在焊盘内部所以焊盘内部的地平面本身就被过孔“千疮百孔”但这是没办法的关键是不要让这些过孔延伸到焊盘以外、切断了敏感信号的回流路径。如果一个敏感信号线从 Buck 区域穿过它下方最好有连续的地平面不要被这些过孔阵列打断。实在避不开就考虑把敏感信号换层用完整地去隔离。5.3 SW 节点铜皮面积与“开窗”技巧SW 节点是 Buck 转换器中 dV/dt 最高的节点也是一个天然的辐射天线。这个冲突非常明显从载流角度SW 节点要尽量宽以降低 DC 阻抗从减小天线面积的角度SW 节点的铜皮要尽量小以减少辐射。实际设计里SW 节点铜皮只需要满足额定电流的载流能力要求即可宽度不要贪宽。有一个实用技巧是“开窗”copper clearance / keepout就是把 SW 节点铜皮下方或旁边的参考平面挖空一部分。这样做可以降低 SW 节点与参考平面之间的寄生电容减少高频电流通过寄生电容耦合到参考平面的路径。但要注意SW 节点下方的挖空区域必须严格控制如果挖得太大、破坏了地平面的连续性反而会产生新的回流问题。通常的做法是只在 SW 节点正下方的相邻层挖空宽度比 SW 铜皮每边大 0.3mm 到 0.5mm就足够了。5.4 输入 EMI 滤波器的位置与接地方式如果需要加输入 EMI 滤波器位置也有讲究。滤波器应该靠近输入连接器放置放在 Buck 芯片之前这样滤波器和 Buck 之间会形成一个新的噪声源区域这个区域的铜皮要短而宽且滤波器地和 Buck 地之间的连接要尽量直接避免形成环流。共模电感的摆放方向也值得留意。通常共模电感靠近连接器前面加 X2 电容吸收差模噪声后面加 Y 电容把共模噪声导到地。有些低成本方案省略了 Y 电容但如果你在测试中发现共模超标大概率还是要补上这个电容的。Y 电容的值选 nF 级别比较合适。这里多提一句如果共模电感的前后两个绕组之间的耦合不够紧漏感会产生差模电感效应对差模噪声有一点抑制作用但也会和前面的 X 电容形成谐振注意看一下谐振频率是否落在测试频段内。6. 实测中的常见 EMI 问题与排查记录6.1 传导测试“全频段抬高”的常见原因传导发射测试如果出现全频段噪声底抬高而不是只在开关频率谐波处有尖峰通常不是开关噪声本身而是地平面噪声或者测量回路问题。一个常见场景是用线性阻抗稳定网络LISN测试时你的评估板和电源之间如果共地不干净噪声底就整体上抬。另一个常见原因是输入滤波器的地线走向不对Y 电容所接的地点离 LISN 的参考地太远导致共模电流无法有效回流。排查方法先把输入滤波器拆除直连电源看基线和开关尖峰的位置再逐步把滤波器加回去观察哪一步导致噪声底抬升。如果加了滤波器反而全频段变差大概率是滤波器接地位置的问题。把 Y 电容的接地点从“任意一个地过孔”改为“靠近输入连接器地引脚区域的薄铜皮直连”往往有立竿见影的效果。6.2 垂直极化辐射超标的处理思路辐射测试分垂直极化和水平极化垂直极化超标通常和垂直方向的天线结构有关——比如较长的排线、垂直放置的大面积铜皮、未端接的线缆。如果频谱仪上显示的最高尖峰在 100MHz 左右且垂直极化明显高于水平极化可以优先检查几个区域散热片是否悬空连接、电感是否漏磁耦合到线缆、SW 节点铜皮是否覆盖过大。一个非常实用的排查方法是“手摸法”用一根铜箔胶带卷成探针一端接频谱仪的同轴地一端在板上各处移动观察频谱仪上哪个位置的探针靠近会导致尖峰明显变化。这个方法虽然粗糙但在暗室外快速定位辐射源时极其高效。6.3 “测试突然全下不良”的经典场景有人的热搜词里有一条“93K测试突然全下不良 dc 测不过”这种批量性问题在电源设计中往往不是设计问题而是器件批次差异或装配工艺问题。我碰到过一次类似情况某批次的输入陶瓷电容供应商变更了介质材料高频特性劣化导致传导发射测试尖峰全线下推到限值边缘批量进入测试后一致性波动直接导致部分样品超标。如果你是做量产产品建议在 BOM 选型阶段就把电容、电感的关键高频参数ESR、ESL、SRF 自谐振频率写进物料规格书并要求供应商提供测试报告。陶瓷电容尤其注意 DC 偏压特性X5R/X7R 在施加额定直流电压后容值可能下降 30% 到 60%这会让实际工作状态下的滤波效果大打折扣。留一点容值余量并且要求供应商给出不同偏压下的容值变化曲线能帮你规避很多批量问题。6.4 排查实录表格从现象到根因现象可能根因排查方法解决方向开关频率基波处传导尖峰超标输入电容容量不足或 ESR 过大并联更多高频陶瓷电容看尖峰变化增大输入电容容值缩短环路30-100MHz 辐射整体抬高SW 节点铜皮面积过大或布局紧凑度不足用铜箔探针在 SW 区域扫描定位缩减 SW 节点面积检查开窗100MHz 以上出现无法解释的尖峰电感漏磁或屏蔽不良电感上方贴铜箔做对比测试更换全屏蔽电感展频开启后系统时序抖动展频导致开关频率变化影响系统时钟检查展频百分比设置降低展频百分比或仅对非时钟敏感电源启用垂直极化特定频率超标线缆或散热片耦合辐射检查线缆走线路径、散热片连接对线缆增加磁环或重新走线7. 仿真与验证手段如何辅助 EMI 设计7.1 用 LTspice 做 Buck 环路和波形验证在画板之前先用 LTspice 把 Buck 的环路、SW 波形、电感和输入电容电流做一轮验证是非常值得的。LTspice 里能找到很多 SWIFT 系列器件的 SPICE 模型直接用官方模型仿真出来的开关节点上升沿、振铃幅度、电感电流纹波可以作为 PCB 设计前的基线参考。仿真时要注意几个设置电源输入用真实点的阻抗模型不要用理想电压源直接怼上去输出负载用恒流负载替代电阻负载更接近实际芯片的负载特性输入电容要带上 ESR/ESL 参数否则振铃仿真完全不准确。如果仿真结果里 SW 节点的振铃幅度很大你就可以提前预判到辐射测试可能超标从而在布局阶段就多下功夫。7.2 峰值电流模式建模的思路如果你的 SWIFT 型号是峰值电流模式控制的了解内部电流环路的工作原理对排查 EMI 问题有帮助。峰值电流模式通过对电感电流的逐周期检测来控制占空比这种模式本身的电流环响应很快输入电压和负载扰动的影响被前馈抑制因此对外部滤波器设计相对宽容。外部补偿只需要设计电压外环即可。我用 Cadence也可以直接用 SIMPLIS 或 Saber做峰值电流模式 Buck 建模时关键是建好电流采样环节——采样电阻的等效比例、斜坡补偿的叠加、电流环的采样保持效应这些都会影响电流环在开关频率附近的增益特性进而影响噪声从占空比调制路径上的泄漏。做过这个仿真之后你会明白很多传导干扰其实是从控制环路不理想的相位裕度处泄漏出去的而不是纯粹从功率级传出去的。7.3 近场探头和预扫是暗室前最后一道防线投入暗室测试之前用近场探头在高频段做预扫非常有必要。近场探头配合频谱分析仪入门级的即可能定位到厘米级别的辐射热点。这是最直接的“看哪里漏”的方法比任何仿真的定位都可靠。近场探头的读数受探头位置角度影响很大注意保持每次测量的位置一致性否则前后对比没有意义。我有一个习惯近场扫描时先扫 SW 节点附近的辐射强度记录频谱值再去布局里“找铜皮”比如对 SW 节点铜皮、电感本体、输入电容环路各测一遍。哪个位置的尖峰和最终暗室测试的超标频点对得上就在那个位置做处理。这个方法帮我解决过好几起“暗室测试突然又多出来一个尖峰”的问题定位速度比盲调快得多。8. 实际操作中的经验分享与避坑清单最后分享几个我这些年在 Buck 和 EMCA 实操中反复验证过的经验。这些细节不会写进芯片的数据手册但它们经常决定你的板子是“一次过”还是“改三版”。第一输入电容的位置是优先级第一的没有之一。哪怕你的输出电容稍微远了一点、电感稍微大了一点只要输入电容和芯片 VIN/GND 引脚紧贴EMI 通常不会差到哪里去。反过来输入电容离得远不管其他地方做得再完美传导和辐射都很难看。这个优先级在布局时一定要刻在脑子里。第二不要盲目追高开关频率。高开关频率能缩小电感尺寸但你的布局水平和 EMI 滤波成本也要跟上。在 24V 或更高输入电压的应用里500kHz 左右通常是最容易过 EMC 的频率选择。EV 和车载领域因为空间限制不得不走高频率但那是另一套设计和验证体系。第三SWIFT 这类集成器件看起来是“按数据手册接就完了”但数据手册里的典型应用电路是用它家评估板验证过的评估板的 PCB 布局本身就是一份免费的 EMI 布板教程。画板之前把评估板布局抄一遍不要自己发挥。我见过太多人对着典型电路图画了个看起来“更合理”的布局测试没过又回头改浪费的时间远大于自己发挥省下来的电量。第四所有和 EMI 相关的测试数据一定要记录环境温度、输入电压、负载电流、风扇状态这些变量。EMI 测试结果对负载电流很敏感——轻载和重载下开关的占空比、电感电流纹波形态、环路工作状态都不一样。你测了一次觉得没问题不代表负载变化 30% 之后仍然没问题。有条件的话在最大负载和最小负载两个状态下各测一轮这是量产产品测试的基本素养。第五如果你在暗室外预扫时看到某一段频段的噪声特别干净不要急着庆祝那很可能只是你的测试环境本底噪声太高掩盖了问题。把频谱仪的 RBW 调小、衰减调大让本底噪声降到 -70dBm 以下再评估得到的数据才有参考意义。SWIFT 系列 DC/DC Buck 转换器给我的最大感受是它把电源设计中对 EMI 影响最大的几个环节——功率管、栅极驱动、死区、控制环路——通过高度集成和出厂验证帮你兜底了。但 EMI 从来不止是芯片的事。芯片把源头优化到极致PCB 上哪怕有一个不合理的环路或一个位置不对的电容依然可以把所有优势抵消掉。这也是为什么我一直建议团队里的新人要学 EMI先学布局要学布局先吃透 Buck 的三个物理本源——dI/dt、dV/dt 和环路面积。这套方法论在任何 DC/DC 设计中都适用不限于某一家芯片。